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通信DDR3測試聯(lián)系人

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瀏覽選擇控制器的IBIS模型,切換到Bus Definition選項卡,單擊Add按鈕添加一 組新的Buso選中新加的一行Bus使其高亮,將鼠標(biāo)移動到Signal Names下方高亮處,單擊 出現(xiàn)的字母E,打開Signal列表。勾選組數(shù)據(jù)和DM信號,單擊0K按鈕確認(rèn)。

同樣,在Timing Ref下方高亮處,單擊出現(xiàn)的字母E打開TimingRef列表。在這個列表 窗口左側(cè),用鼠標(biāo)左鍵點選DQS差分線的正端,用鼠標(biāo)右鍵點選負(fù)端,單擊中間的“>>”按 鈕將選中信號加入TimingRefs,單擊OK按鈕確認(rèn)。

很多其他工具都忽略選通Strobe信號和時鐘Clock信號之間的時序分析功能,而SystemSI可以分析包括Strobe和Clock在內(nèi)的完整的各類信號間的時序關(guān)系。如果要仿真分析選通信號Strobe和時鐘信號Clock之間的時序關(guān)系,則可以設(shè)置與Strobe對應(yīng)的時鐘信號。在Clock 下方的高亮處,單擊出現(xiàn)的字母E打開Clock列表。跟選擇與Strobe -樣的操作即可選定時 鐘信號。何時需要將DDR3內(nèi)存模塊更換為新的?通信DDR3測試聯(lián)系人

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還可以給這個Bus設(shè)置一個容易區(qū)分的名字,例如把這個Byte改為ByteO,這樣就把 DQ0-DQ7, DM和DQS, DQS與Clock的總線關(guān)系設(shè)置好了。

重復(fù)以上操作,依次創(chuàng)建:DQ8?DQ15、DM1信號;DQS1/NDQS1選通和時鐘 CK/NCK的第2個字節(jié)Bytel,包括DQ16?DQ23、DM2信號;DQS2/NDQS2選通和時鐘 CK/NCK的第3個字節(jié)Byte2,包括DQ24?DQ31、DM3信號;DQS3/NDQS3選通和時鐘 CK/NCK的第4個字節(jié)Byte3。

開始創(chuàng)建地址、命令和控制信號,以及時鐘信號的時序關(guān)系。因為沒有多個Rank, 所以本例將把地址命令信號和控制信號合并仿真分析。操作和步驟2大同小異,首先新建一 個Bus,在Signal Names下選中所有的地址、命令和控制信號,在Timing Ref下選中CK/NCK (注意,不要與一列的Clock混淆,Clock列只對應(yīng)Strobe信號),在Bus Type下拉框中 選擇AddCmd,在Edge Type下拉框中選擇RiseEdge,將Bus Gro叩的名字改為AddCmdo。北京信號完整性測試DDR3測試是否可以使用多個軟件工具來執(zhí)行DDR3內(nèi)存的一致性測試?

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重復(fù)以上步驟,分別對Meml?Mem4分配模型并建立總線時序關(guān)系,置完其中一個,單擊0K按鈕并在彈出窗口單擊Copy按鈕,將會同時更新其他Memory 模塊。

3.分配互連模型有3種方法可設(shè)置互連部分的模型:第1種是將已有的SPICE電路模型或S參數(shù)模型分配給相應(yīng)模塊;第2種是根據(jù)疊層信息生成傳輸線模型;第3種是將互連模塊與印制電路板或封裝板關(guān)聯(lián),利用模型提取工具按需提取互連模型。對前兩種方法大家比較熟悉,這里以第3種方法為例介紹其使用過程。

多數(shù)電子產(chǎn)品,從智能手機(jī)、PC到服務(wù)器,都用著某種形式的RAM存儲設(shè)備。由于相 對較低的每比特的成本提供了速度和存儲很好的結(jié)合,SDRAM作為大多數(shù)基于計算機(jī)產(chǎn)品 的主流存儲器技術(shù)被廣泛應(yīng)用于各種高速系統(tǒng)設(shè)計中。

DDR是雙倍數(shù)率的SDRAM內(nèi)存接口,其規(guī)范于2000年由JEDEC (電子工程設(shè)計發(fā)展 聯(lián)合協(xié)會)發(fā)布。隨著時鐘速率和數(shù)據(jù)傳輸速率不斷增加帶來的性能提升,電子工程師在確 保系統(tǒng)性能指標(biāo),或確保系統(tǒng)內(nèi)部存儲器及其控制設(shè)備的互操作性方面的挑戰(zhàn)越來越大。存 儲器子系統(tǒng)的信號完整性早已成為電子工程師重點考慮的棘手問題。DDR3一致性測試的目標(biāo)是什么?

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那么在下面的仿真分析過程中,我們是不是可以就以這兩個圖中的時序要求作為衡量標(biāo)準(zhǔn)來進(jìn)行系統(tǒng)設(shè)計呢?答案是否定的,因為雖然這個時序是規(guī)范中定義的標(biāo)準(zhǔn),但是在系統(tǒng)實現(xiàn)中,我們所使用的是Micron的產(chǎn)品,而后面系統(tǒng)是否能夠正常工作要取決干我們對Micron芯片的時序控制程度。所以雖然我們通過閱讀DDR規(guī)范文件了解到基本設(shè)計要求,但是具體實現(xiàn)的參數(shù)指標(biāo)要以Micron芯片的數(shù)據(jù)手冊為準(zhǔn)。換句話說,DDR的工業(yè)規(guī)范是芯片制造商Micron所依據(jù)的標(biāo)準(zhǔn),而我們設(shè)計系統(tǒng)時,既然使用了Micron的產(chǎn)品,那么系統(tǒng)的性能指標(biāo)分析就要以Micron的產(chǎn)品為準(zhǔn)。所以,接下來的任務(wù)就是我們要在Micron的DDR芯片手冊和作為控制器的FPGA數(shù)據(jù)手冊中,找到類似的DDR規(guī)范的設(shè)計要求和具體的設(shè)計參數(shù)。如何確保DDR3一致性測試的可靠性和準(zhǔn)確性?通信DDR3測試聯(lián)系人

是否可以通過調(diào)整時序設(shè)置來解決一致性問題?通信DDR3測試聯(lián)系人

DDR 規(guī)范的時序要求

在明確了規(guī)范中的 DC 和 AC 特性要求之后,下一步,我們還應(yīng)該了解規(guī)范中對于信號的時序要求。這是我們所設(shè)計的 DDR 系統(tǒng)能夠正常工作的基本條件。

在規(guī)范文件中,有很多時序圖,筆者大致計算了一下,有 40 個左右。作為高速電路設(shè)計的工程師,我們不可能也沒有時間去做全部的仿真波形來和規(guī)范的要求一一對比驗證,那么哪些時序圖才是我們關(guān)注的重點?事實上,在所有的這些時序圖中,作為 SI 工程師,我們需要關(guān)注的只有兩個,那就是規(guī)范文件的第 69 頁,關(guān)于數(shù)據(jù)讀出和寫入兩個基本的時序圖(注意,這里的讀出和寫入是從 DDR 控制器,也即 FPGA 的角度來講的)。為方便讀者閱讀,筆者把這兩個時序圖拼在了一起,而其他的時序圖的實現(xiàn)都是以這兩個圖為基礎(chǔ)的。在板級系統(tǒng)設(shè)計中,只要滿足了這兩個時序圖的質(zhì)量,其他的時序關(guān)系要求都是對這兩個時序圖邏輯功能的擴(kuò)展,應(yīng)該是 DDR 控制器的邏輯設(shè)計人員所需要考慮的事情。通信DDR3測試聯(lián)系人

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負(fù)荷開關(guān)與隔離開關(guān)的區(qū)別區(qū)別就是兩者所切斷的電流不一樣。因為隔離開關(guān)沒有滅弧裝置,所以只適合切斷無負(fù)荷的電流,無法切斷負(fù)荷電流、短路電流,所以隔離開關(guān)電器只能在電路安全斷開的情況下才能安全的進(jìn)行操作, 。

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